RF Design Environment 2003C - Verilog-Aコンパイラ

RF Design Environment 2003C - Verilog-Aコンパイラ

Verilog-Aとは？

Verilog-AはIEEE規格のアナログ・ハードウェア記述言語で、特にアナログ・コンポーネントのビヘイビア・モデリング用に設計されています。.

ADSおよびRFDE 2003Cは、どちらもVerilog-Aのためのソリューションを提供しています。そのシミュレーション速度は内蔵のCモデルに匹敵し、またコンパイルされたコードなので情報が保護されています。EEsofの解析タイプも、すべてVerilog-Aをサポートしています。

注: 一般に、タイマやクロスなどのイベント・ドリブン演算子を使用するVerilog-Aモジュールは、ハーモニック・バランスではシミュレートできません。

ADSおよびRFDE 2003CでのVerilog-Aソリューション

ADSおよびRFDE 2003CのVerilog-Aコンパイラは、インタプリタと同じように使用でき、コンパイラを理解する必要はありません。ソリューションはすべてのEEsofの解析タイプでサポートされ、完成したモデルはどのシミュレーション環境でも実行できます。

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シミュレーションにおけるVerilog-Aでコンパイルされたモデル

RFDE 2003CでのVerilog-Aサポートでは、Cadence Virtuoso Design EnvironmentのVerilog-Aビヘイビア・モデルとコンパクト・モデルの作成が可能です。

Spectre互換Verilog-Aベースのセル・ビュー

RFDE 2003Cでは、Spectre互換のVerilog-Aベースのセル・ビューがサポートされるようになりました。Cadence環境にVerilog-Aフラグメントがあれば、簡単にADSに移植できます。RFDEユーザはCadenceのVerilog-A UIサポートを使用してVerilog-Aベースのコンポーネントを作成し、それをRFDEシミュレーションで使用できます。

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Verilog-Aを使用してモデル化したコンポーネントを使ったPLL回路

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RFDEのVerilog-Aベースのセルビュー

コンパイルされたVerilog-Aの特長

主な利点

• Verilog-Aは業界標準のポータブルなアナログ・モデリング言語
• 最先端技術を用いた新しいモデルを作成可能
• ソリューションはコンパイルで完結 ： シミュレーション速度は内蔵のCベースのモデルに匹敵
• コンパイルされたコードはバイナリ・フォーマットなので、ユーザ情報を保護
• ユーザはVerilog-Aを使用して既存モデルを改善し、既存の内蔵モデルのかわりに使用可能
• 簡単な操作のコンパイラ ： ユーザはシミュレータへの移植を意識せずに、Verilog-Aコードの作成に集中できます

Verilog-Aのターゲット・アプリケーション

回路デザイン

• トランジスタ・モデル
• PDK内のカスタム・コンポーネント・モデル
  • パッシブ・コンポーネント、ノンリニア・レジスタ、キャパシタ、インダクタ

A/RFシステム・デザイン

• ミキサ、増幅器、PLL、発振器などのビヘイビア・モデル

Tiburon Design Automation

RF Design EnvironmentのVerilog-Aコンパイラは、Tiburon Design Automationのテクノロジーに基づいています。詳しくはこのリンクをご覧ください。

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