Agilent EEsof EDA – 产品一览

先进设计系统 (ADS)提供用于高频系统和电路设计的电子设计自动化 (EDA) 软件。

RF设计环境（RFDE）把Agilent频域仿真技术和无线系统验证集成到Cadence设计流中，以实现高效的大规模射频∕混合信号IC设计。

IC-CAP （集成电路表征和分析程序）为今天的半导体器件建模提供强大的表征和分析能力。

元件和器件库包括适用于主要通信标准的预配置测试设置和设计库。

线性、非线性（谐波平衡）、瞬态、时域（电路包络）、EM和同步数据流（Agilent Ptolemy）仿真器可用于对设计和系统的全面分析和表征。

Verilog-A编译器允许Verilog-A模型仿真，仿真时间可与内置模型相比。

优化和统计设计可改进设计性能和增加产量。

灵活和强大的数据显示及后处理可用于设计洞察、比较和文档。

软件和仪器链接支持物理验证，甚至在系统所有部件齐备前。

与电路图集成的物理布局，全集成设计规则检查（DRC）和布局图翻译器帮助转向生产。

DesignGuides 用于容易和全面的设置、仿真和数据显示。

技术支持和在线及课堂培训可得到最大的个人及团队工作效率。

频域和混合域仿真技术，包括谐波平衡，电路包络和卷积仿真。

优化和统计设计。

众多的器件、系统和行为模型。

强大和灵活的数据显示及后处理。

Wireless Test Benches 验证具有各种基带体系结构的Cadence基RF电路。

使用RFDE Momentum生成精确的 EM基模型。

Verilog-A编译器允许Verilog-A模型仿真，仿真时间可与内置模型相比。

与 Cadence 设计流集成和仿真用户界面。

在开放器件建模软件环境中对主要工业标准模型的全面DC和RF参数抽取。

模型表征增强特定应用的质量和精度，包括高速数字、低功率、模拟、射频和微波。

建立最好的最终模型。

易于使用的Windows形式用户界面。

灵活的数据管理。

至仪器和仿真器的开放接口，与先进设计系统的直接链接。

适用于真实最坏条件建模的独特统计边界模型。

世界范围的培训和支持。